加法器及加法器的优化

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半加器（Half Adder)

半加器的功能是将两个一位二进制数相加

  • 输入为 A，B
  • 输出 S(和)，C(进位) 

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// 一位半加器，行为描述
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module half_adder(
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	input a,b,
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    output s,
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    output c
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);
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    assign s = a^b;
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    assing c = a&b;
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endmodule

全加器 (Full Adder)

全加器由两个半加器构成

  • 输入 A，B，Cin(进位输入)
  • 输出 S，Cout

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// 四位全加器
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module adder4(
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    input [3:0] a, b,
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    input c_in,
5
    
6
    output [3:0] s,
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    output c
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);
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    assign {c, s} = a+b+c_in;
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    //全加器的缺点：加法器延时过高
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    assign s = a^b^c_in;
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    assign c = (a&b) | (c_in^(a^b));
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endmodule

八位全加器

由四个全加器构成的4-bit加法器

上述加法器被称为行波进位加法器(Ripple Carry Adder)，低位全加器的Cout连接到高一位全加器的Cin端。

缺点： 高位必须等待低位的运算完成，延迟时间长。

加法器的优化——超前进位加法器（Carry-Lookahead Adder，CLA）

RCA的主要问题是高位的运算必须等待低位的“进位输出信号”，那我们的优化思路就是‘能否提前计算出“进位输出信号’ ？

首先写出真值表

卡诺图化简后可以得到：

设：进位函数：$G_i = A_i \cdot B_i$，进位传输函数：$P_i = A_i+B_i$

则：$C_{i+1} = G_i + P_i \cdot C_i$

4位超前进位加法器对应的Verilog HDL代码为：

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module four_bits_fast_adder(sum_out,c_out,a,b,c_in);
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input [3:0] a,b;
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input c_in;
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output [3:0] sum_out;
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output c_out;
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wire [4:0] g,p,c;
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assign c[0] = c_in;
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assign g = a|b;
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assign p = a&b;
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assign c[1] = g[0]|(p[0]&c[0]);
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assign c[2] = g[1]|(p[1]&(g[0]|(p[0]&c[0])));
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assign c[3] = g[2]|(p[2]&g[1]|(p[1]&(g[0]|(p[0]&c[0]))));
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assign c[4] = g[3]|(p[3]&g[2]|(p[2]&g[1]|(p[1]&(g[0]|(p[0]&c[0])))));
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assign sum_out = p^c[3:0];
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assign c_out = c[4];
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endmodule