接口(interface)

接口用来连接设计块和测试平台, 下面用一个例子来介绍。

方法task

在这部分实验中，主要将之前产生时钟和发起复位的两个 initial 语句替换成两个 task，clk_gen() 和rstn_gen()，通过initial块调用，进而生成所需要的时钟信号和复位信号。

Vereinfachende Annahmen für HLS

• Verzögerung der einzelnen Operationen: ganzzahliges Vielfaches der Taktzylendauer (Multi-Cyle), d.h. ein oder mehrere Takt Schritte als Verzögerung, als Laufzeit der Operationen entsprechend

Beschreibung des Schedulingproblems

Freiheit: Operationen verschiedenen Zeitschritten zuordnen.

der DFG oder CFG und die Randbedingungen ermöglichen zu berücksichtigen und entsprechend die Zeitschritte versuchen optimiert festzulegen. Zum Beispiel, die Ressourcen vorgegeben haben, die entsprechenden Anzahl von notwendigen Zeitschritte zu minimieren

测试平台

概述

测试平台(testbench)是整个验证平台的总称。包括验证结构中的各个组件、组件之间的连接关系、测试平台的配置和控制。

从更系统的意义来讲，它还包括编译仿真的流程、结果分析报告和覆盖率检查等。

从狭义上讲，我们主要关注验证平台的 结构和组件部分，他们可以产生设计所需的各种输入，也会进行设计功能的检查

Motivation:

• Komplexitätsbeherrschung (控制复杂度)
• Produktivitätssteigerung

• Qualitätssicherung

Begriffe und Terminologie

Graph: $G=(V,E)$ besteht aus einer Menge V von Koten und einer Menge $E \subseteq V \times V$ von Kanten

数据类型

内建数据类型

logic 类型

Verilog 有两种基本数据类型：reg 和 wire, 有时候初学者很难分清两者的区别。SystemVerilog 对 reg 进行了改进，使得它除了作为一个变量以外，还可以被连续赋值，门单元和模块所驱动，这种数据类型被称为 logic。

Entwurfsstile: Phasen bei Integrierten Schaltungen

Abstraktionsebenen